Ce qui semble normal pour le peu que je connaisse...
J'ai trouvé la réponse en reconfigurant le BIOS de la machine qui faisait l'initiation de son bus PCI en "edge" et en lui forçant le "level", mon noyau 2.6.12 retrouve ses petits... Si quelqu'un connait le fonctionnement des bus PCI, je suis prenneur d'un petit cours... @ +
Mourad
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C. Mourad Jaber a écrit :
...SNIP...
Précision : un lspci -vv donne :
0000:00:08.0 Ethernet controller: Realtek Semiconductor Co., Ltd.
RTL-8139/8139C/8139C+ (rev 10)
Subsystem: Realtek Semiconductor Co., Ltd. RT8139
Control: I/O+ Mem+ BusMaster+ SpecCycle- MemWINV- VGASnoop-
ParErr- Stepping- SERR- FastB2B-
Status: Cap+ 66MHz- UDF- FastB2B+ ParErr- DEVSEL=medium
>TAbort- <TAbort- <MAbort- >SERR- <PERR+
Latency: 64 (8000ns min, 16000ns max)
Interrupt: pin A routed to IRQ 11
Region 0: I/O ports at e800 [size%6]
Region 1: Memory at e3400000 (32-bit, non-prefetchable) [size%6]
Capabilities: [50] Power Management version 2
Flags: PMEClk- DSI- D1+ D2+ AuxCurrent=0mA
PME(D0-,D1+,D2+,D3hot+,D3cold-)
Status: D0 PME-Enable- DSel=0 DScale=0 PME-
Ce qui semble normal pour le peu que je connaisse...
J'ai trouvé la réponse en reconfigurant le BIOS de la machine qui
faisait l'initiation de son bus PCI en "edge" et en lui forçant le
"level", mon noyau 2.6.12 retrouve ses petits...
Si quelqu'un connait le fonctionnement des bus PCI, je suis prenneur
d'un petit cours...
@ +
Mourad
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Ce qui semble normal pour le peu que je connaisse...
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Mourad
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Pascal
Salut,
C. Mourad Jaber a écrit :
J'ai trouvé la réponse en reconfigurant le BIOS de la machine qui faisait l'initiation de son bus PCI en "edge" et en lui forçant le "level", mon noyau 2.6.12 retrouve ses petits...
Ce qui est normal. Les lignes d'IRQ des slots PCI doivent être actives sur niveau ("level").
Si quelqu'un connait le fonctionnement des bus PCI, je suis prenneur d'un petit cours...
En fait le bus PCI en lui-même ne s'occupe pas du tout des interruptions. Il prévoit 4 lignes d'interruption INTA, B, C et D par slot, c'est tout. Dans l'architecture PC, un aiguillage programmable (IRQ steering) permet de router les lignes d'IRQ des slots vers les entrées du bon vieux contrôleur d'interruption, le même qu'en ISA avec ses 16 entrées dont une grande partie sont réservées. 4 lignes fois 5 slots, ça fait 20, soit beaucoup plus que le nombre d'entrées disponibles du contrôleur d'interruptions. Donc plusieurs lignes sont routées sur la même IRQ, et dès qu'il y a un peu trop de périphériques PCI ayant besoin d'une ou plusieurs IRQ, des IRQ doivent être partagées entre deux périphériques ou plus. Le résultat est un OU logique entre les différentes sources. Et pour partager, il est préférable d'avoir des IRQ sur niveau plutôt que sur front. Les IRQ du bus ISA étaient sur front, et il est bien connu qu'il ne fallait pas les partager sous peine de gros ennuis.
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Salut,
C. Mourad Jaber a écrit :
J'ai trouvé la réponse en reconfigurant le BIOS de la machine qui
faisait l'initiation de son bus PCI en "edge" et en lui forçant le
"level", mon noyau 2.6.12 retrouve ses petits...
Ce qui est normal. Les lignes d'IRQ des slots PCI doivent être actives
sur niveau ("level").
Si quelqu'un connait le fonctionnement des bus PCI, je suis prenneur
d'un petit cours...
En fait le bus PCI en lui-même ne s'occupe pas du tout des
interruptions. Il prévoit 4 lignes d'interruption INTA, B, C et D par
slot, c'est tout. Dans l'architecture PC, un aiguillage programmable
(IRQ steering) permet de router les lignes d'IRQ des slots vers les
entrées du bon vieux contrôleur d'interruption, le même qu'en ISA avec
ses 16 entrées dont une grande partie sont réservées. 4 lignes fois 5
slots, ça fait 20, soit beaucoup plus que le nombre d'entrées
disponibles du contrôleur d'interruptions. Donc plusieurs lignes sont
routées sur la même IRQ, et dès qu'il y a un peu trop de périphériques
PCI ayant besoin d'une ou plusieurs IRQ, des IRQ doivent être partagées
entre deux périphériques ou plus. Le résultat est un OU logique entre
les différentes sources. Et pour partager, il est préférable d'avoir des
IRQ sur niveau plutôt que sur front. Les IRQ du bus ISA étaient sur
front, et il est bien connu qu'il ne fallait pas les partager sous peine
de gros ennuis.
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Ce qui est normal. Les lignes d'IRQ des slots PCI doivent être actives sur niveau ("level").
Si quelqu'un connait le fonctionnement des bus PCI, je suis prenneur d'un petit cours...
En fait le bus PCI en lui-même ne s'occupe pas du tout des interruptions. Il prévoit 4 lignes d'interruption INTA, B, C et D par slot, c'est tout. Dans l'architecture PC, un aiguillage programmable (IRQ steering) permet de router les lignes d'IRQ des slots vers les entrées du bon vieux contrôleur d'interruption, le même qu'en ISA avec ses 16 entrées dont une grande partie sont réservées. 4 lignes fois 5 slots, ça fait 20, soit beaucoup plus que le nombre d'entrées disponibles du contrôleur d'interruptions. Donc plusieurs lignes sont routées sur la même IRQ, et dès qu'il y a un peu trop de périphériques PCI ayant besoin d'une ou plusieurs IRQ, des IRQ doivent être partagées entre deux périphériques ou plus. Le résultat est un OU logique entre les différentes sources. Et pour partager, il est préférable d'avoir des IRQ sur niveau plutôt que sur front. Les IRQ du bus ISA étaient sur front, et il est bien connu qu'il ne fallait pas les partager sous peine de gros ennuis.
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C. Mourad Jaber
a écrit :
Salut,
C. Mourad Jaber a écrit :
J'ai trouvé la réponse en reconfigurant le BIOS de la machine qui faisait l'initiation de son bus PCI en "edge" et en lui forçant le "level", mon noyau 2.6.12 retrouve ses petits...
Ce qui est normal. Les lignes d'IRQ des slots PCI doivent être actives sur niveau ("level").
Si quelqu'un connait le fonctionnement des bus PCI, je suis prenneur d'un petit cours...
En fait le bus PCI en lui-même ne s'occupe pas du tout des interruptions. Il prévoit 4 lignes d'interruption INTA, B, C et D par slot, c'est tout. Dans l'architecture PC, un aiguillage programmable (IRQ steering) permet de router les lignes d'IRQ des slots vers les entrées du bon vieux contrôleur d'interruption, le même qu'en ISA avec ses 16 entrées dont une grande partie sont réservées. 4 lignes fois 5 slots, ça fait 20, soit beaucoup plus que le nombre d'entrées disponibles du contrôleur d'interruptions. Donc plusieurs lignes sont routées sur la même IRQ, et dès qu'il y a un peu trop de périphériques PCI ayant besoin d'une ou plusieurs IRQ, des IRQ doivent être partagées entre deux périphériques ou plus. Le résultat est un OU logique entre les différentes sources. Et pour partager, il est préférable d'avoir des IRQ sur niveau plutôt que sur front. Les IRQ du bus ISA étaient sur front, et il est bien connu qu'il ne fallait pas les partager sous peine de gros ennuis.
Merci pour cette explication :) Je comprend mieux pourquoi ça posait problème... Le noyau 2.4 devait gérer les irq différement, parce que ça n'avais jamais posé de pb... @ +
Mourad
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Pascal@plouf a écrit :
Salut,
C. Mourad Jaber a écrit :
J'ai trouvé la réponse en reconfigurant le BIOS de la machine qui
faisait l'initiation de son bus PCI en "edge" et en lui forçant le
"level", mon noyau 2.6.12 retrouve ses petits...
Ce qui est normal. Les lignes d'IRQ des slots PCI doivent être actives
sur niveau ("level").
Si quelqu'un connait le fonctionnement des bus PCI, je suis prenneur
d'un petit cours...
En fait le bus PCI en lui-même ne s'occupe pas du tout des
interruptions. Il prévoit 4 lignes d'interruption INTA, B, C et D par
slot, c'est tout. Dans l'architecture PC, un aiguillage programmable
(IRQ steering) permet de router les lignes d'IRQ des slots vers les
entrées du bon vieux contrôleur d'interruption, le même qu'en ISA avec
ses 16 entrées dont une grande partie sont réservées. 4 lignes fois 5
slots, ça fait 20, soit beaucoup plus que le nombre d'entrées
disponibles du contrôleur d'interruptions. Donc plusieurs lignes sont
routées sur la même IRQ, et dès qu'il y a un peu trop de périphériques
PCI ayant besoin d'une ou plusieurs IRQ, des IRQ doivent être
partagées entre deux périphériques ou plus. Le résultat est un OU
logique entre les différentes sources. Et pour partager, il est
préférable d'avoir des IRQ sur niveau plutôt que sur front. Les IRQ du
bus ISA étaient sur front, et il est bien connu qu'il ne fallait pas
les partager sous peine de gros ennuis.
Merci pour cette explication :)
Je comprend mieux pourquoi ça posait problème...
Le noyau 2.4 devait gérer les irq différement, parce que ça n'avais
jamais posé de pb...
@ +
Mourad
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Si quelqu'un connait le fonctionnement des bus PCI, je suis prenneur d'un petit cours...
En fait le bus PCI en lui-même ne s'occupe pas du tout des interruptions. Il prévoit 4 lignes d'interruption INTA, B, C et D par slot, c'est tout. Dans l'architecture PC, un aiguillage programmable (IRQ steering) permet de router les lignes d'IRQ des slots vers les entrées du bon vieux contrôleur d'interruption, le même qu'en ISA avec ses 16 entrées dont une grande partie sont réservées. 4 lignes fois 5 slots, ça fait 20, soit beaucoup plus que le nombre d'entrées disponibles du contrôleur d'interruptions. Donc plusieurs lignes sont routées sur la même IRQ, et dès qu'il y a un peu trop de périphériques PCI ayant besoin d'une ou plusieurs IRQ, des IRQ doivent être partagées entre deux périphériques ou plus. Le résultat est un OU logique entre les différentes sources. Et pour partager, il est préférable d'avoir des IRQ sur niveau plutôt que sur front. Les IRQ du bus ISA étaient sur front, et il est bien connu qu'il ne fallait pas les partager sous peine de gros ennuis.
Merci pour cette explication :) Je comprend mieux pourquoi ça posait problème... Le noyau 2.4 devait gérer les irq différement, parce que ça n'avais jamais posé de pb... @ +
Mourad
-- Pensez à lire la FAQ de la liste avant de poser une question : http://wiki.debian.net/?DebianFrench
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