TSMC : la gravure en 3 nm sur les rails, les premiers clients approchés

Le par  |  10 commentaire(s) Source : AnandTech
TSMC wafer

Alors que l'exploitation de la gravure en 7 nm bat son plein, les fondeurs se préparent déjà au passage à la gravure en 3 nm qui nécessitera de trouver de nouvelles astuces pour dépasser les limitations physiques à une telle finesse.

les fondeurs TSMC et Samsung proposent désormais de la gravure en 7 nm pour des composants toujours plus puissants et économes en énergie, avant de la faire évoluer vers du 6 et du 5 nm.

Pour passer au noeud 3 nm, il faudra changer de technologie pour s'accommoder des contraintes grandissantes de la finesse de gravure. Cette migration fera de nouveau l'objet d'une féroce bataille économique entre les différents acteurs, le premier à la proposer permettant souvent d'engranger les clients et d'imposer son rythme à ses concurrents.

TSMC gravure

Au mois de mai, le groupe Samsung avait annoncé avoir réalisé les premières avancées significatives dans ce domaine en proposant un premier PDK (Product Design Kit) qui permet déjà à de potentiels clients de réaliser des travaux préparatoires autour de la gravure en 3 nm.

Le fondeur taiwanais TSMC, qui a déjà su s'imposer sur le 7 nm, entend bien avancer rapidement lui aussi vers la gravure en 3 nm et assure que le développement des nouvelles techniques avance bien, permettant déjà de capter l'attention de futurs clients.

Contrairement à Samsung qui évoque déjà la piste du GAA MBCFET en remplacement de l'actuel FinFET, TSMC ne donne pas d'informations sur la technique choisie, mais la firme espère bien prolonger son leadership actuel sur le prochain noeud de gravure, ce qui devrait conduire à des développements soutenus.

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Vos commentaires

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Trier par : date / pertinence
Le #2073475
Ils comptent aller beaucoup plus loin ? Je doute que ça sera très facile. On va finir par se retrouver face à une impasse d'ici 5 à 10 ans. Avec des machines quand même super puissantes (mais qui commenceront alors à consommer de plus en plus pour compenser l'impossibilité de graver plus finement).
Le #2073477
cycnus a écrit :

Ils comptent aller beaucoup plus loin ? Je doute que ça sera très facile. On va finir par se retrouver face à une impasse d'ici 5 à 10 ans. Avec des machines quand même super puissantes (mais qui commenceront alors à consommer de plus en plus pour compenser l'impossibilité de graver plus finement).


Pas facile à dire
Ce que je sais c'est que ça fait 10 ou 15 ans qu'ils nous disent qu'on peut pas aller plus bas, on y va et j'ai même l'impression qu'on y va de plus en plus vite

"Alors que le rapport de 2013 estimait que la longueur de la grille d’un transistor – et non pas la finesse de gravure, même si ces deux valeurs sont liées – continuerait à diminuer jusqu’à 5 nm en 2028, la SIA prédit désormais que cette même mesure atteindra un plancher de 10 nm dès 2021."

https://www.tomshardware.fr/fin-de-la-loi-de-moore-la-finesse-de-gravure-bloquee-en-2021/
Le #2073482
c'est pas autour des 1nm qu'on commence à avoir des électrons qui se téléportent version effet tunnel quantique ?
Le #2073483
skynet a écrit :

cycnus a écrit :

Ils comptent aller beaucoup plus loin ? Je doute que ça sera très facile. On va finir par se retrouver face à une impasse d'ici 5 à 10 ans. Avec des machines quand même super puissantes (mais qui commenceront alors à consommer de plus en plus pour compenser l'impossibilité de graver plus finement).


Pas facile à dire
Ce que je sais c'est que ça fait 10 ou 15 ans qu'ils nous disent qu'on peut pas aller plus bas, on y va et j'ai même l'impression qu'on y va de plus en plus vite

"Alors que le rapport de 2013 estimait que la longueur de la grille d’un transistor – et non pas la finesse de gravure, même si ces deux valeurs sont liées – continuerait à diminuer jusqu’à 5 nm en 2028, la SIA prédit désormais que cette même mesure atteindra un plancher de 10 nm dès 2021."

https://www.tomshardware.fr/fin-de-la-loi-de-moore-la-finesse-de-gravure-bloquee-en-2021/


.
L'article date du 25 juillet 2016 ...
. ...Décembre 2018 ...des chercheurs du MIT ont fabriqué le plus petit transistor 3D au monde, avec une taille de 2,5 nm.
.
http://www.comptoir-hardware.com/actus/processeurs/37818-une-nouvelle-methode-de-gravure-au-mit-en-route-vers-les-25-nm-.html
.
Et une fabrication des puces double épaisseur d'ici 2021
.
http://www.comptoir-hardware.com/actus/processeurs/38803-tsmc-irait-fabriquer-des-puces-double-epaisseur-dici-2021.html
.
Intel se lance dans la double épaisseur pour étendre la mémoire cache L3 de ses processeurs Atom.
Avec Foveros, il est possible d’ajouter des éléments en étage les uns par dessus les autres. La partie classique du processeur avec ses coeurs, son circuit graphique, ses contrôleurs ses caches L1 et L2 seraient sur le même étage. Le cache L3 pourrait donc se trouver sur un autre étage du dispositif. De telle sorte que le wafer de base produisant les processeurs aurait toujours la même surface, le cache L3 serait produit à part et ajouté ensuite.
Le #2073485
Belle évolution depuis la pierre de Rosette.
Le #2073495
BelerNaor a écrit :

c'est pas autour des 1nm qu'on commence à avoir des électrons qui se téléportent version effet tunnel quantique ?


En vrai, le rayon atomique du silicium est d'environ 0,1nm. C'est en dessous de cette taille que les choses vont se corser. Quand on atteindra cette taille, il faudra soit trouver une autre matière soit faire des ordinateurs quantique pour allez plus loin.
Le #2073517
Raijun a écrit :

BelerNaor a écrit :

c'est pas autour des 1nm qu'on commence à avoir des électrons qui se téléportent version effet tunnel quantique ?


En vrai, le rayon atomique du silicium est d'environ 0,1nm. C'est en dessous de cette taille que les choses vont se corser. Quand on atteindra cette taille, il faudra soit trouver une autre matière soit faire des ordinateurs quantique pour allez plus loin.


effectivement en dessous de 0.1 nm sa seras des atome tout simplement ou mécanique quantique mais quand sa seras cela les pc n'agiront plus de la même manière car un atome se comporte bizarrement ils peut êtres a plusieurs endroit a la fois se qui ne peut êtres le cas actuelle et la ont bousteras les machines de manière significatif sa sera un bob en avant
Le #2073523
Je ne suis pas sur que le quantique soit la solution. C`est utile pour un nombre limité de cas: simulation statistique, optimisation (quantum annealing), resolution d'équations.
Pour beaucoup d'autres choses c'est pas utile. Sans conter que j'ai pas d'azote liquide chez moi pour le moment.

Le futur serait peut être plus du coté de nouveau matériaux qui chauffent moins / dissipent mieux la chaleur et peuvent permettre d'aller vers des proc en 3D (multi-layers).
Le #2073580
Mouve92 a écrit :

skynet a écrit :

cycnus a écrit :

Ils comptent aller beaucoup plus loin ? Je doute que ça sera très facile. On va finir par se retrouver face à une impasse d'ici 5 à 10 ans. Avec des machines quand même super puissantes (mais qui commenceront alors à consommer de plus en plus pour compenser l'impossibilité de graver plus finement).


Pas facile à dire
Ce que je sais c'est que ça fait 10 ou 15 ans qu'ils nous disent qu'on peut pas aller plus bas, on y va et j'ai même l'impression qu'on y va de plus en plus vite

"Alors que le rapport de 2013 estimait que la longueur de la grille d’un transistor – et non pas la finesse de gravure, même si ces deux valeurs sont liées – continuerait à diminuer jusqu’à 5 nm en 2028, la SIA prédit désormais que cette même mesure atteindra un plancher de 10 nm dès 2021."

https://www.tomshardware.fr/fin-de-la-loi-de-moore-la-finesse-de-gravure-bloquee-en-2021/


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L'article date du 25 juillet 2016 ...
. ...Décembre 2018 ...des chercheurs du MIT ont fabriqué le plus petit transistor 3D au monde, avec une taille de 2,5 nm.
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http://www.comptoir-hardware.com/actus/processeurs/37818-une-nouvelle-methode-de-gravure-au-mit-en-route-vers-les-25-nm-.html
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Et une fabrication des puces double épaisseur d'ici 2021
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http://www.comptoir-hardware.com/actus/processeurs/38803-tsmc-irait-fabriquer-des-puces-double-epaisseur-dici-2021.html
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Intel se lance dans la double épaisseur pour étendre la mémoire cache L3 de ses processeurs Atom.
Avec Foveros, il est possible d’ajouter des éléments en étage les uns par dessus les autres. La partie classique du processeur avec ses coeurs, son circuit graphique, ses contrôleurs ses caches L1 et L2 seraient sur le même étage. Le cache L3 pourrait donc se trouver sur un autre étage du dispositif. De telle sorte que le wafer de base produisant les processeurs aurait toujours la même surface, le cache L3 serait produit à part et ajouté ensuite.


Oui ça va dans le sens que j'exprimais, on a pas fini de graver de plus en plus fin.
Je voulais surtout faire ressortir dans mon vieil article les limites qui semblaient infranchissables il y a peu encore.
Ils parlaient de pas pouvoir descendre avec très longtemps sous les 10nm alors que le snap 855 de mon One7 est en 7nm..
Le #2073606
skynet a écrit :

Mouve92 a écrit :

skynet a écrit :

cycnus a écrit :

Ils comptent aller beaucoup plus loin ? Je doute que ça sera très facile. On va finir par se retrouver face à une impasse d'ici 5 à 10 ans. Avec des machines quand même super puissantes (mais qui commenceront alors à consommer de plus en plus pour compenser l'impossibilité de graver plus finement).


Pas facile à dire
Ce que je sais c'est que ça fait 10 ou 15 ans qu'ils nous disent qu'on peut pas aller plus bas, on y va et j'ai même l'impression qu'on y va de plus en plus vite

"Alors que le rapport de 2013 estimait que la longueur de la grille d’un transistor – et non pas la finesse de gravure, même si ces deux valeurs sont liées – continuerait à diminuer jusqu’à 5 nm en 2028, la SIA prédit désormais que cette même mesure atteindra un plancher de 10 nm dès 2021."

https://www.tomshardware.fr/fin-de-la-loi-de-moore-la-finesse-de-gravure-bloquee-en-2021/


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L'article date du 25 juillet 2016 ...
. ...Décembre 2018 ...des chercheurs du MIT ont fabriqué le plus petit transistor 3D au monde, avec une taille de 2,5 nm.
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http://www.comptoir-hardware.com/actus/processeurs/37818-une-nouvelle-methode-de-gravure-au-mit-en-route-vers-les-25-nm-.html
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Et une fabrication des puces double épaisseur d'ici 2021
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http://www.comptoir-hardware.com/actus/processeurs/38803-tsmc-irait-fabriquer-des-puces-double-epaisseur-dici-2021.html
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Intel se lance dans la double épaisseur pour étendre la mémoire cache L3 de ses processeurs Atom.
Avec Foveros, il est possible d’ajouter des éléments en étage les uns par dessus les autres. La partie classique du processeur avec ses coeurs, son circuit graphique, ses contrôleurs ses caches L1 et L2 seraient sur le même étage. Le cache L3 pourrait donc se trouver sur un autre étage du dispositif. De telle sorte que le wafer de base produisant les processeurs aurait toujours la même surface, le cache L3 serait produit à part et ajouté ensuite.


Oui ça va dans le sens que j'exprimais, on a pas fini de graver de plus en plus fin.
Je voulais surtout faire ressortir dans mon vieil article les limites qui semblaient infranchissables il y a peu encore.
Ils parlaient de pas pouvoir descendre avec très longtemps sous les 10nm alors que le snap 855 de mon One7 est en 7nm..


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Un article intéressant :
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Samsung explique comment il compte graver des SoC en 3nm, en vidéo.
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https://www.phonandroid.com/samsung-explique-comment-il-compte-graver-des-soc-en-3nm-en-video.html
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